”verilog HDL 学习环境 软件设计 硬件设计 文章 硬件设计 EDA软件“ 的搜索结果

构筑Verilog-HDL学习所需要的环境

标签：   verilog HDL 学习环境 软件设计 硬件设计 文章 硬件设计 EDA软件

     要进行Verilog-HDL的学习,必须具备软件和硬件的环境。软件环境可以免费得到,硬件环境需要计算机、下载电缆和目标板。下载电缆可以自制,目标板也不需要投入很多的资金就可以得到。

基于Verilog HDL的UART模块设计与仿真

标签：   verilog HDL UART 模块设计 仿真 文章 硬件设计 EDA软件

     通用异步收发器UART常用于微机和外设之间的数据交换，针对UART的特点，提出了一种基于Verilog HDL的UART设计方法。采用自顶向下的设计路线，结合状态机的描述形式，使用硬件描述语言设计UART的顶层模块及各个子模块...

Verilog HDL设计自动数据采集系统

标签：   ＤＳＰ ＣＰＬＤ ＭＣＵ 文章 硬件设计 EDA软件

     数字系统发展在很大程度上得益于器件和集成技术的发展，著名的摩尔定律（Ｍｏｏｒｅ'ｓ Ｌａｗ）的预言也在集成电路的发展过程中被印证了，数字系统的设计理念和设计方法在这过程中发生了深刻的变化。

基于Verilog HDL的异步FIFO设计与实现

标签：   verilog 异步FIFO 亚稳态 文章 硬件设计 EDA软件

     本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再把异步的空/满标志同步到相应的时钟域。通过仿真验证，该方法是稳定有效的。

硬件描述语言verilog hdl基础知识

标签：   硬件设计 EDA设计 VHDL 文章 硬件设计 EDA软件

     硬件描述语言Verilog HDL类似于高级程序设计语言（如C语言等），它是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示更复杂的数字逻辑系统所完成的逻辑功能。...

基于Verilog HDL的SVPWM算法的设计与仿真

标签：   空间矢量脉宽调制 交流永磁同步电动机 电压型逆变器 verilog HDL 文章 硬件设计 EDA软件

     基于硬件的FPGA/CPLD芯片能满足该算法对处理速度、实时性、可靠性较高的要求，本文利用Verilog HDL实现空间矢量脉宽调制算法，设计24矢量7段式的实现方法，对转速调节和转矩调节进行仿真，验证了设计的实现结果与...

基于Verilog HDL的带左转复杂交通灯设计方案

标签：   verilog HDL 带左转 复杂交通灯 EDA 文章 硬件设计 EDA软件

     本设计中采用EDA技术，应用目前广泛应用的Verilog HDL硬件电路描述语言，实现交通灯系统控制器的设计，利用MAX+PLUS 集成开发环境进行综合、仿真，并下载到CPLD可编程逻辑器件中，完成系统的控制作用。

Verilog HDL 学习笔记---数据流建模

标签：   verilog HDL 硬件设计 EDA 文章 硬件设计 EDA软件

     数据流建模意味着根据数据在寄存器之间的流动和处理过程对电路进行描述，而不是直接对电路的逻辑门进行实例引用。通常RTL（Register Transfer Level，寄存器传输级）是指数据流建模和行为级建模的结合。

基于Verilog HDL的I2C总线分析器

标签：   verilog HDL I2C 总线 分析器 文章 硬件设计 EDA软件

     提出了采用 Verilog HDL设计I 2C总线分析器的方法，该 I 2C总线分析器支持三种不同的工作模式：被动、主机和从机模式，并提供了嵌入式系统设计接口。通过硬件总体框架分析，分模块输入，经过仿真、逻辑综合和 FPGA...

FPGA设计流程指南 – Verilog HDL设计

标签：   硬件设计 EDA设计 FPGA 文章 硬件设计 EDA软件

     1 编程风格（Coding Style）要求 2 可综合设计 3 设计目录

Verilog HDL的基本语法

标签：   verilog HDL 基本语法 文章 硬件设计 EDA软件

     常用的信号类型有连线性（wire）、寄存器型（reg）、整形（integer）、实型（real）、时间型（time）等。过程赋值语句是在initial或者always语句块内赋值的，它对reg型、memory型、integer型、time型、real型变量...

中文版Verilog HDL简明教程-1

标签：   中文版 verilog HDL 简明教程 硬件描述语言 文章 硬件设计 EDA软件

     HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地...

中文版Verilog HDL简明教程-3

标签：   中文版 verilog HDL 简明教程 基本要素 标识符 文章 硬件设计 EDA软件

     本章介绍Verilog HDL的基本要素,包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外,本章还介绍了Verilog硬件描述语言中的两种数据类型。

Verilog HDL基础教程之：时序逻辑电路

标签：   verilog HDL 基础教程 时序逻辑电路 文章 硬件设计 EDA软件

     本文介绍了Verilog HDL的时序逻辑电路

Verilog-HDL 与CPLD/FPGA设计

标签：   verilog HDL CPLD FPGA 文章 硬件设计 EDA软件

     本讲叙述了数字电路和系统的两种不同设计过程,介绍了用可编程逻辑器件实现数字系统的优点,简述了HDL 在逻辑设计中的作用。

verilog HDL 的阻塞和非阻塞语句分析

标签：   verilog HDL 阻塞 非阻塞 语句分析 文章 硬件设计 EDA软件

     阻塞和非阻塞语句作为verilog HDL语言的最大难点之一，一直困扰着FPGA设计者，即使是一个颇富经验的设计工程师，也很容易在这个点上犯下一些不必要的错误。阻塞和非阻塞可以说是血脉相连，但是又有着本质的差别。...

中文版Verilog HDL简明教程-4

标签：   中文版 verilog HDL 简明教程 表达式 操作数 操作符 文章 硬件设计 EDA软件

     本章讲述在Verilog HDL中编写表达式的基础。表达式由操作数和操作符组成。表达式可以在出现数值的任何地方使用。

Verilog HDL语言VHDL语言的对比

标签：   VHDL语言 verilog HDL 文章 硬件设计 EDA软件

     VHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Integrated Circuit的缩写，意为甚高速集成电路，故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。

分频器的verilog HDL描述

标签：   分频器 verilog HDL 文章 硬件设计 EDA软件

     本文介绍了分频器的verilog HDL描述

一种基于移位寄存器的CAM的VerilogHDL实现

标签：   CAM 移位寄存器 verilog HDL 文章 硬件设计 EDA软件

     一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点,并在网络协处理器仿真中得到了应用。

Verilog HDL高级语法结构―任务（TASK）

标签：   verilog TASK HDL 文章 硬件设计 EDA软件

     本文介绍了Verilog HDL高级语法结构―任务（TASK）

Verilog HDL高级语法结构―函数（function）

标签：   function verilog HDL 文章 硬件设计 EDA软件

     本文介绍了Verilog HDL高级语法结构―函数（function）

用Verilog hdl来实现d触发器2分频程序

标签：   verilog HDL D触发器 2分频 程序源码 文章 硬件设计 EDA软件

     用Verilog hdl来实现d触发器2分频程序源码，有相关程序、原理图、仿真图，大家可做参考。

verilog_代码编写软件UE_高亮

标签：   verilog 代码 软件UE 高级配置 编辑器 文章 硬件设计 EDA软件

     今天有用UE查看verilog程序，下载的UE是破解版的，打开后灰蒙蒙的一片，很不爽的，于是搜索一番，下面是一段用于verilog在UE中高亮显示的程序，可以用的。以备后用。

中文版Verilog HDL简明教程-2

标签：   中文版 verilog HDL 简明教程 模块 文章 硬件设计 EDA软件

     模块是Verilog的基本描述单位,用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序...

Verilog HDL 模块和端口以及门级建模

标签：   verilog HDL 硬件设计 门级建模 文章 硬件设计 EDA软件

     模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，模块内部5个组成部分：变量声明、数据流语句、底层模块实例、行为语句块以及任务和函数。

Verilog HDL设计方法

标签：   fpga开发  硬件工程  硬件架构

     Verilog HDL设计方法

数字集成电路设计（四、Verilog HDL数字逻辑设计方法）（一）

标签：   fpga开发

     组合电路的设计

Verilog-HDL 的基本概念

标签：   verilog HDL 基本概念 文章 硬件设计 EDA软件

     我们通过最简单的例子来认识一下Verilog-HDL 的基本用法。 用Verilog-HDL 做数字电路描述,一开始所要做的就是模块(module)定义。

《Verilog HDL与FPGA数字系统设计》书籍试读体验

标签：   fpga开发

     最近参加一个面包板社区的图书试读活动：《Verilog HDL与FPGA数字系统设计》书籍试读，有幸从众多申请者中得到这次试用机会，非常感谢面包板社区和机械工业出版社的支持。收到这本书的过程，中间还有一些小插曲。这...

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